Marvell推出全球首款3nm芯片

  ICC訊  4月20日消息，雖然臺積電在去年年底就宣布3nm芯片已經量產，但是一季度財報顯示，臺積電3nm仍未貢獻營收。不過，近日美國芯片公司Marvell表示，公司基于臺積電3nm工藝打造的數據中心芯片正式發布。

  據Marvell介紹，其基于臺積電3nm的芯片，可用于新產品設計，包括基礎IP構建塊，112G XSR SerDes(串行器/解串行器)、Long Reach SerDes、PCIe Gen 6 PHY / CXL 3.0 SerDes 和 240 Tbps 并行芯片到芯片互連，用于管理數據基礎設施中的數據流。這一3nm平臺的生產或開發遵循了Marvell的眾多5nm解決方案，跨越了其無與倫比的電光、開關、PHY、計算、5G基帶和存儲產品組合，以及廣泛的定制ASIC程序。

  具體來說，該IP產品組合與2.5D封裝技術兼容，如臺積電領先的2.5D CoWoS(Chip-on-Wafer-on-Substrate)解決方案，并將使Marvell能夠為其行業領先的基礎設施產品開發一些最先進的multi-die、多芯片封裝系統(SiP)，并為一些最具挑戰性的基礎設施用例(如機器學習)優化定制ASIC解決方案。

  按照Marvell所說，SerDes 和并行互連在芯片中充當高速通道，用于在chiplet內部的芯片或硅組件之間交換數據。與 2.5D 和 3D 封裝一起，這些技術將消除系統級瓶頸，以推進最復雜的半導體設計。

  SerDes 還有助于減少引腳、走線和電路板空間，從而降低成本。超大規模數據中心的機架可能包含數以萬計的 SerDes 鏈路。

  根據他們提供的數據，新的并行芯片到芯片互連可實現高達 240 Tbps 的聚合數據傳輸，比多芯片封裝應用的可用替代方案快 45%。

  換句話說，互連傳輸速率相當于每秒下載 10,000 部高清電影，盡管距離只有幾毫米或更短。

  Marvell 將其 SerDes 和互連技術整合到其旗艦硅解決方案中，包括Teralynx開關，PAM4和相干DSP，Alaska 以太網物理層 (PHY)設備，OCTEON處理器，Bravera存儲控制器，Brightlane汽車以太網芯片組和定制 ASIC。

  而轉向 3nm 工藝使工程師能夠降低芯片和計算系統的成本和功耗，同時保持信號完整性和性能。